专利摘要:

公开号:WO1990013074A1
申请号:PCT/JP1990/000476
申请日:1990-04-07
公开日:1990-11-01
发明作者:Mikio Yonekura
申请人:Fanuc Ltd;
IPC主号:G05B19-00
专利说明:
[0001] 明 数値制御装置 技 術 分 野
[0002] 本発明はマルチプロセッサ回路によって制御される数値制 御装置に係り、 特に各プロセ ッサ間のデータ通信機能を改良 した数値制御装置に関する。 背 景 技 術
[0003] 数値制御装置などの制御装置では、 CNC機能 (加工プロ グラムを解読し、 サーボ指令を出力する) を担当する主プロ セッサと、 主プロセッサからの指令を受けてサーボモータを 制御する副プロセッサとからなるマルチプロセッサ回路が使 用される。 副プロセッサは制御する軸の数に対して 1個又は 2軸に 1個使用されるのが普通である。
[0004] 第 2図は従来の N C制御用主プロセッサとサーボ制御用副 プロセ ッサとの結合関係を示す図である。
[0005] N C制御用主プロセッサ 1は数値制御装置全体を制御する t R OM 2には E P R OM又は E E P R OMが使用され、 コ ン ト ロールプログラムが格納される。 R A M 3には D R A M等 が使用され、 各種データ又は入出力信号が格納される。 NC 制御用主プロセッサ 1、 R OM 2及び RAM 3はパス 4を介 して接続される。
[0006] サーボ制御用モジュール 6 a及び 6 b等の実装されたプリ ン ト板 5がバスバッファ 5 2を介してバス 4に接続されてい
[0007] る。 サーボ制御用モジュール 6 bは同じ構成なので、 説明は
[0008] 省略する。 サーボ制御用副プロセッサ 6 1 aはサーボ制御用 、 モジュール 6 a全体を制御する。 メ モ リ 6 3 a は制御プログ
[0009] ラム及びサーボモータ 8 aの各種データを格納する。 サーボ
[0010] 制御回路 6 4 aはサーボモータ 8 aの回転を制御するもので
[0011] あって、 サーボモータ 8 aに内蔵されているロータ リエンコ
[0012] ーダからのフィ一ドバックパルス等を受信する。 サーボ制御
[0013] 用副プロセッサ 6 1 a、 メ モ リ 6 3 a及びサ一ボ制御回路 6
[0014] 4 aはそれぞれ口一カルバス 6 5 aによつて接続される。
[0015] サーボモータ駆動回路 7 aはサーボ制御回路 6 4 aの制御
[0016] 信号に基づいてサーボモータ 8 aを駆動する。 サーボモータ
[0017] 8 aにはロータ リエンコーダが内蔵されており、 位置信号の
[0018] フ ィ ー ドバックパルスをサ一ボ制御回路 6 4 aに帰還する。
[0019] 共有 R A M 5 1 は N C制御用主プロセッサ 1 とサーボ制御
[0020] 用副プロセッサ 6 1 a及び 6 1 bとの間のデータ交換用の R
[0021] A Mであり、 サーボ制御用モジュール 6 a及び 6 bとはバス
[0022] ノ ッ フ ァ 6 2 a及び 6 2 bを介して接続される。 バスバッ フ
[0023] ァ 5 2、 6 2 a及び 6 2 "bは調停回路 5 3によってアクセス
[0024] 競合の調停が行われる。
[0025] N C制御用主プロセ ッサ 1 はサーボモータを制御するため
[0026] の補間データ等を共有 R A M 5 1 に書き込む。 サーボ制御用
[0027] 副プロセッサ 6 1 a又は 6 1 bはこの補間データを共有 R A
[0028] M 5 1から読み出す。 サーボ制御用副プロセッサ 6 1 a又は
[0029] 6 1 bはサーボモータ 8 a又は 8 bの位置データ等を共有 R AM 5 1に書き込む。 NC制御用主プロセッサ 1はこれを読 み出す。 このようにして、 データの交換が行われる。 実際に はこれらの要素は制御軸数分だけ必要であるが、 ここでは 2 軸分について説明した。
[0030] 共有 RAM 5 1は実際には汎用の S RAMが使用される。 この共有 RAM 5 1に格納されているデータをァクセスでき るのは、 N C制御用主プロセッサ 1、 サーボ制御用副プロセ ッサ 6 1 a又は 6 1 bの όちの 1つのプロセッサである。 従 つて、 アクセス競合が発生した場合には調停回路 5 3によつ てその競合を調停しなければならなかった。
[0031] 特に、 数値制御装置等のようにサーボモータを制御する制 御装置の場合は、 複数のサーボ制御用副プロセッサが同期し て同じような処理を行っているため、 共有 RAM 5 1へのァ クセスも同時に発生し易く、 競合が頻繁に起こるという問題 がある。
[0032] 従って、 従来方式では制御されるサーボモータの数、 即ち 制御軸数が増加すると、 共有 RAM 5 1へのアクセス競合が 頻繁に起き、 待ち時間が増大し、 数値制御装置自身の性能の 低下を招く という問題がある。
[0033] また、 従来方式のマルチプロセッサ回路の小型化と回路モ ジュ一ル化を図ろうとした場合に、 次のような 2つの問題が あった ο
[0034] 第 1にア ドレスやデータバッファが多く用いられている関 係上、 実装スペースを減らすためにこの部分を L S I化して もコス ト的に引き合わない。 第 2にモジュール化のために回路を切りの良いところで分 割しょうとした場合、 理想的には制御軸の数だけモジュール を並べれば済むようにしたいところだが、 従来方式だと共有 R A M 5 1の部分と、 サーボ制御用副プロセッサ 6 1 a及び 6 1 b側の回路とは別モジュールにせざるを得ず、 モジユ ー ルの数が増えてしまう。
[0035] また、 従来方式では汎用の S R A Mを共有 R A M 5 1 とし て使用していた。 この S R A Mの容量は約 1 6 Kバイ トクラ スのものであり、 実際に N C制御用主プ πセッサ 1 とサーボ 制御用副プロセッサ 6 1 a及び 6 1 bとの間でやりとりされ るデータの量 (約 1 6 ビッ ト X 2 4 ヮード程度) に比べて不 必要に容量が大きく無駄であった。 発 明 の 開 示
[0036] 本発明はこのような点に鑑みてなされたものであり、 サー ボ制御用回路の小型化とモジュール化を可能にし、 かつ多数 軸を制御する際の性能低下を防止した数値制御装置を提供す ることを目的とする。
[0037] 本発明では上記課題を解決するために、
[0038] N C制御用主プロセッサと、 制御軸の数に応じて設けられ た複数個のサーボ制御用副プロセッサとを有する数値制御装 置において、 前記 N C制御用主プ πセッサと前記サーボ制御 用副プロセッサとのそれぞれの間に、 データ交換用の R A M とプロセッサ間のアクセスを調停する調停回路とが集積化さ れた専用 L S Iを設けたことを特徵とする数値制御装置が、 提供される。
[0039] データ交換用 R A Mとアクセス調停回路とが集積化された 専用 L S I は各サーボ制御用副プロセッサ毎に設けられるの で、 アクセス調停回路は対応する副プロセッサと主プロセッ サとの間の調停のみを行えばよい。 また、 専用 L S I とサー ボ制御用副プロセッサを舍む回路を一つの独立したモジユー ルとして構成できるので、 制御軸の数に応じてこのモジユー ルを設けてやるだけで容易に多軸制御の数値制御装置を実現 することができる。 図 面 の 簡 単 な 説 明 第 1図は本発明の一実施例である数値制御装置の N C制御 用主プロセ ッサとサ一ボ制御用副プロセッサとの結合関係を 示す図、
[0040] 第 2図は従来の N C制御用主プロセッサとサーボ制御用副 プロセ ッサとの結合関係を示す図である。 発明を実施するための最良の形態 以下、 本発明の一実施例を図面に基づいて説明する。
[0041] 第 1図は本発明の一実施例である数値制御装置の N C制御 用主プロセ ッサとサーボ制御用副プロセッサとの結合関係を 示す図である。 第 2図と同一の構成要素には同一の符合が付 してあるので、 その説明は省略する。
[0042] 従来のサーボ制御用モジュール 6 aはサ一ボ制御用副プロ セ ッ サ 6 1 a、 ノ、'スバッ フ ァ 6 2 a、 メモ リ 6 3 a及びサー ボ制御回路 6 4 aで構成されていた。 しかし、 本実施例では 共有 R A M 9 1 a、 バスバッ ファ 9 2 a及び 9 3 a、 及び調 停回路 9 4 aを一つの専用 L S I 9 aで構成し、 この専用 L S I 9 aと、 他のデバィス (サ一ボ制御用副プロセッサ 6 1 a、 メモリ 6 3 a及びサーボ制御回路 6 4 a ) とをモジユ ー ル化することによってサーボ制御用モジュール 5 aを構成し た。 サーボ制御用モジュール 5 bは同じ構成なので、 説明は 省略する。 専用 L S I 9 a内の共有 R A M 9 1 aは、 数値制 御装置用として十分な大きさ、 例えば 1 6 ビッ ト X 1 2 8 ヮ 一ド程度とする。 従って、 他の調停回路 9 4 a及びバスバッ フ ァ 9 2 a及び 9 3 aを含めて十分に L S I化が可能である。 この専用 L S I 9 aはメモリを内蔵した L S Iであるから、 L S I化はコス ト的に引き合わないという従来の問題点も回 避できる。 従って、 回路の集積化による小型化と、 モジユ ー ル化が可能になる。
[0043] このようにモジユ ール化されたサーボ制御用モジュール 5 a及び 5 bと、 N C制御用主プロセッサ 1 とは共通にバス 4 に接続される。 即ち、 サーボ制御用の回路を軸毎にモジユ ー ル化して接続できることになる。 また、 このモジュールは完 全に独立したものであり、 これ以外に余分な共通回路を必要 としないため、 制御軸数だけのモジュールを並べればよい。 サ一ボ制御用モジュール 5 a及び 5 bは、 小容量の共有 R A M 9 1 a及び 9 1 bとァクセスの調停回路 9 4 a及び 9 4 bとを、 各サ一ボ制御用副プロセッサ 6 1 a及び 6 1 b毎に 持っているため、 アクセス調停回路 9 4 a及び 9 4 bは、 そ のサーボ制御用副プロセッサ 6 1 a及び 6 1 bと N C制御用 主プロセッサ 1 との間の調停のみを行うだけでよくなる。 従 つて、 調停回路 9 4 a及び 9 4 bが調停する対象は 2つだけ となるので、 従来よりも調停が簡単になり、 しかもス ピー ド が速くなるという効果がある。 また、 これに伴って軸数を増 やしてもァクセス競合による数値制御装置の性能の低下もな い。
[0044] 以上説明したように本発明によれば、 主プロセッサと複数 の副プロセッザとの結合方式が単純化され、 集積回路化ゃモ ジュール化が実現可能になるという効果がある。 また、 プロ セ ッ サ間の共有 R A Mに対するアクセス競合の発生が減少す るので、 数値制御装置の性能低下を防止することができると いう効果もある。
权利要求:
Claims請 求 の 範 囲
1 . N C制御用主プロセッサと、 制御軸の数に応じて設け られた複数個のサーボ制御用副プロセッサとを有する数値制 御装置において、
前記 N C制御用主プロセッサと前記サーボ制御用副プロセ ッサとのそれぞれの間に、 データ交換用の R A Mとプロセッ サ間のアクセスを調停する調停回路とが集積化された専用 L S Iを設けたことを特徵とする数値制御装置。
2 . 前記サーボ制御用副プロセッサと、 前記専用 L S I と、 各種データを格納するメモリ と、 サ一ボモータの回転を制御 するサーボ制御回路とがーつのモジユールとして構成される ことを特徴とする特許請求の範囲第 1項記載の数値制御装置。
3 . 前記 R A Mの容量は約 1 6 ビッ ト X 1 2 8ヮ一ドであ ることを特徵とする特許請求の範囲第 1項又は第 2項記載の 数値制御装置。
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同族专利:
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引用文献:
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法律状态:
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优先权:
申请号 | 申请日 | 专利标题
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